台湾专利TW201316697A 用於同位分享資料處理之系統及方法

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专利摘要:
本發明之各種實施例提供用於資料處理之系統及方法。舉例而言，本發明揭示一種資料處理系統，其包含：一資料偵測器電路、一低密度同位檢查資料解碼器電路及一處理電路。該資料偵測器電路可操作以將一資料偵測演算法應用於一資料集以產生一經偵測輸出。該資料集包含至少一第一經編碼子碼字及一複合子碼字。該低密度同位檢查資料解碼器電路可操作以將一資料解碼演算法應用於該經編碼子碼字以產生一第一經解碼輸出，且將該資料解碼演算法應用於該複合子碼字以產生一第二經解碼輸出。該處理電路可操作以：自包含該第一經編碼子碼字與該複合子碼字之一資料組合重構一第二經編碼子碼字；且至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之一錯誤。
公开号:TW201316697A
申请号:TW101129110
申请日:2012-08-10
公开日:2013-04-16
发明作者:hai-tao Xia；shao-hua Yang；Johnson Yen
申请人:Lsi Corp；
IPC主号:H03M13-00

专利说明:
用於同位分享資料處理之系統及方法
本發明係關於用於資料處理之系統及方法，且更特定而言，係關於用於資料解碼之系統及方法。
各種儲存系統包含藉助一資料解碼電路實施之資料處理電路。在某些情形中，資料解碼電路對包含若干個同位位元之一極大碼字進行操作。一優勢係使用越來越大之碼字來達成經增加資料處理效能。然而，此等大碼字需要大且複雜之資料解碼電路。此等大且複雜之資料解碼電路需要顯著晶粒面積及電力。一種用以處置此情形之方法係自串接在一起之若干個較小碼字製成一極大碼字。此等較小碼字允許減小資料解碼電路所需之大小及電力，但隨之而來的係處理效能之一對應減小。
因此，出於至少上述原因，在此項技術中存在用於資料處理之先進系統及方法之一需要。
本發明係關於用於資料處理之系統及方法，且更特定而言，係關於用於資料解碼之系統及方法。
本發明之各種實施例提供包含一資料偵測器電路、一資料解碼器電路及一處理電路之資料處理系統。該資料偵測器電路可操作以將一資料偵測演算法應用於一資料集以產生一經偵測輸出。該資料集包含至少一第一經編碼子碼字及一複合子碼字。該資料解碼器電路可操作以將一資料解碼演算法應用於該經編碼子碼字以產生一第一經解碼輸出，且將該資料解碼演算法應用於該複合子碼字以產生一第二經解碼輸出。該處理電路可操作以：自包含第一經編碼子碼字與複合子碼字之一資料組合重構一第二經編碼子碼字；且至少部分地基於第一經編碼子碼字、第二經編碼子碼字與複合子碼字之一組合來校正第一經編碼子碼字及第二經編碼子碼字中之一者中之一錯誤。
在上述實施例之某些例項中，該資料處理系統實施為一儲存裝置或一接收裝置之部分。在某些情形中，該儲存裝置係一基於磁碟之儲存裝置。在其他情形中，該儲存裝置係一固態儲存裝置。在上述實施例之各種例項中，該資料處理系統實施為一積體電路之部分。在上述實施例之一或多項例項中，該資料偵測演算法係一最大後驗資料偵測演算法。在其他例項中，該資料偵測演算法係一維特比(Viterbi)偵測演算法。在上述實施例之某些例項中，該資料解碼演算法係一低密度同位檢查演算法。
在上述實施例之某些例項中，複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。在上述實施例之特定例項中，該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一模數2(mod 2)組合。在某些情形中，自包含該第一經編碼子碼字與該複合子碼字之資料組合重構該第二經編碼子碼字包含：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。在特定情形中，至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之錯誤包含：修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素，以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。在某些情形中，該資料解碼器電路包含：一第一解碼電路，其可操作以將該資料解碼演算法應用於該經編碼子碼字以產生該第一經解碼輸出；及一第二解碼電路，其可操作以將該資料解碼演算法應用於該複合子碼字以產生該第二經解碼輸出。在其他情形中，該資料解碼器電路包含一解碼電路，該解碼電路可操作以在一第一時間週期期間將該資料解碼演算法應用於該經編碼子碼字以產生該第一經解碼輸出，且在一第二時間週期期間將該資料解碼演算法應用於該複合子碼字以產生該第二經解碼輸出。
本發明之其他實施例提供用於資料處理之方法。該方法包含接收包含至少一第一經編碼子碼字及一複合子碼字之一資料集。由一資料偵測器電路對該資料集執行一資料偵測演算法以產生一經偵測輸出。對自該經偵測輸出導出之一第二資料集執行一資料解碼演算法以產生對應於該第一經編碼子碼字之一第一經解碼輸出，且對自該經偵測輸出導出之一第三資料集執行該資料解碼演算法以產生對應於該複合子碼字之一第二經解碼輸出。自包含該第二經解碼輸出與該第一經解碼輸出之一資料組合重構一第二經編碼子碼字，且至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之一錯誤。在某些情形中，該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。在各種情形中，自包含該第二經解碼輸出與該第一經解碼輸出之資料組合重構該第二經編碼子碼字包含：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。在某些此等情形中，至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之錯誤包含：修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素，以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。
本發明之各種實施例提供低密度同位檢查編碼系統。此等編碼系統包含：一低密度同位檢查編碼器電路及一組合電路。該低密度同位檢查編碼器電路可操作以編碼一第一資料集以產生一第一經低密度同位檢查編碼子碼字，且編碼一第二資料集以產生一第二經低密度同位檢查編碼子碼字。該組合電路可操作以：藉由以數學方式組合至少該第一經低密度同位檢查編碼子碼字與該第二經低密度同位檢查編碼子碼字來產生一複合低密度同位檢查子碼字；且將至少該第一經低密度同位檢查編碼子碼字與該複合低密度同位檢查子碼字組合成一總碼字。
在上述實施例之某些例項中，產生該複合低密度同位檢查子碼字包含：在一逐位元基礎上執行該第一經低密度同位檢查編碼子碼字與該第二經低密度同位檢查編碼子碼字之一mod 2數學程序以產生該複合低密度同位檢查子碼字。在上述實施例之各種例項中，以數學方式組合至少該第一經低密度同位檢查編碼子碼字與該第二經低密度同位檢查編碼子碼字以產生一有效低密度同位檢查碼字。在上述實施例之一或多項例項中，該複合低密度同位檢查子碼字、該第一經低密度同位檢查編碼子碼字及該第二經低密度同位檢查編碼子碼字皆可使用相同低密度同位檢查解碼演算法來解碼。
此發明內容僅提供本發明之某些實施例之一般概述。根據下文詳細說明、隨附申請專利範圍及附圖，本發明之諸多其他目標、特徵、優勢及其他實施例將變得更加顯而易見。
可藉由參考說明書之剩餘部分中所闡述之圖來實現對本發明之各種實施例之一進一步理解。在圖中，遍及數個圖使用相同參考編號來指代類似組件，在某些例項中，由一小寫字母組成之一子標記與一元件符號相關聯以表示多個類似組件中之一者。當在未規定一現有子標記之情形下參考一元件符號時，其意欲指代所有此多個類似組件。
本發明係關於用於資料處理之系統及方法，且更特定而言，係關於用於資料解碼之系統及方法。
本發明之各種實施例提供用於資料處理之系統及方法。此等系統及方法依賴於在若干個子碼字之間分享同位之一總碼字。此一方法允許其中總碼字之錯誤校正能力大於任何一個子碼字之經增強資料處理效能，同時允許經減小之電路大小及電力。在本發明之某些實施例中，藉由匯總若干個子碼字且編碼該若干個子碼字中之一者以包含表示跨越多個子碼字之處理之同位來創建分享同位子碼字。在一或多個子碼字之資料解碼未能收斂之情形下，併入有來自跨越子碼字之同位之子碼字可用於重新產生原本為非收斂的子碼字。在某些情形中，在進一步減小電路大小之一時間分享方法中，可由一共同資料解碼器電路處理兩個或兩個以上子碼字。
翻至圖1，根據本發明之一或多項實施例展示包含可操作以解碼分享同位碼字之一分享同位資料解碼電路170之一資料處理電路100。資料處理電路100包含接收一類比信號105之一類比前端電路110。類比前端電路110處理類比信號105且將一經處理類比信號112提供至一類比轉數位轉換器電路114。類比前端電路110可包含(但不限於)此項技術中已知之一類比濾波器及一放大器電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可包含為類比前端電路110之部分之各種電路。在某些情形中，類比信號105自相對於一儲存媒體(未展示)安置之一讀取/寫入磁頭總成(未展示)導出。在其他情形中，類比信號105自可操作以自一傳輸媒體(未展示)接收一信號之一接收器電路(未展示)導出。該傳輸媒體可係有線的或無線的。基於本文中所提供之揭示內容，熟習此項技術者將認識到可自其導出類比輸入105之各種源。
類比轉數位轉換器電路114將經處理類比信號112轉換成一系列對應數位樣本116。類比轉數位轉換器電路114可係此項技術中已知之能夠產生對應於一類比輸入信號之數位樣本之任何電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例使用之各種類比轉數位轉換器電路。將數位樣本116提供至一等化器電路120。等化器電路120將一等化演算法應用於數位樣本116以產生一經等化輸出125。在本發明之某些實施例中，等化器電路120係此項技術中已知之一數位有限脈衝回應濾波器電路。在某些情形中，等化器120包含充足記憶體以維持一或多個碼字直至一資料偵測器電路130可用於處理為止。可能之情形係可直接自(舉例而言)一固態儲存系統中之一儲存裝置接收經等化輸出125。在此等情形中，可在將資料接收為一數位資料輸入之情形下消除類比前端電路110、類比轉數位轉換器電路114及等化器電路120。
資料偵測器電路130可操作以將一資料偵測演算法應用於一所接收碼字或資料集，且在某些情形中資料偵測器電路130可並行地處理兩個或兩個以上碼字。在本發明之某些實施例中，資料偵測器電路130係此項技術中已知之一維特比演算法資料偵測器電路。在本發明之其他實施例中，資料偵測器電路130係此項技術中已知之一最大後驗資料偵測器電路。值得注意的是，通用短語「維特比資料偵測演算法」或「維特比演算法資料偵測器電路」以其最寬廣意義使用以意指任何維特比偵測演算法或維特比演算法偵測器電路或其變化形式(包含(但不限於)雙向維特比偵測演算法或雙向維特比演算法偵測器電路)。此外，通用短語「一最大後驗資料偵測演算法」或「一最大後驗資料偵測器電路」以其最寬廣意義使用以意指任何一最大後驗偵測演算法或偵測器電路或其變化形式(包括(但不限於)一經簡化最大後驗資料偵測演算法及一最大對數最大後驗資料偵測演算法)或對應偵測器電路。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例而使用之各種資料偵測器電路。基於來自等化器電路120或來自一中央記憶體電路150之一資料集之可用性而啟動資料偵測器電路130。
在完成後，資料偵測器電路130旋即提供偵測器輸出196。偵測器輸出196包含軟資料。如本文中所使用，短語「軟資料」以其最寬廣意義使用以意指可靠性資料，其中該可靠性資料之每一例項指示已經正確地偵測到一對應位元位置或位元位置群組之一相似度。在本發明之某些實施例中，此項技術中已知，該軟資料或可靠性資料係對數相似度比率資料。將經偵測輸出196提供至一區域交錯器電路142。區域交錯器電路142可操作以混洗包含為經偵測輸出之資料集之子部分(亦即，區域厚塊)且提供儲存至中央記憶體電路150之一經交錯碼字146。交錯器電路142可係此項技術中已知之能夠混洗資料集以產生一經重新配置資料集之任何電路。將經交錯碼字146儲存至中央記憶體電路150。經交錯碼字146由若干個經編碼子碼字構成，該若干個經編碼子碼字經設計以減小一下游資料解碼器電路之複雜性同時維持合理處理能力。關於圖2論述由經編碼子碼字構成之此一碼字之一實例。
翻至圖2，用於產生可關於本發明之實施例使用之一分享同位碼字之一程序之一圖形繪示200。圖形繪示200展示由若干個經編碼子碼字205、210、215形成之一4Kb碼字。應注意，該碼字僅係一實例，且可使用大於或小於4Kb之一碼字且該碼字可分成多於或少於三個所展示經編碼子碼字。在某些情形中，使用此項技術中已知之低密度同位檢查(LDPC)編碼來編碼該等經編碼子碼字。
經編碼子碼字205、210、215各自藉由編碼使用者資料之一部分以使得子碼字中之每一者包含在編碼程序期間計算之同位位元而建構，該等同位位元係基於由各別子碼字表示之使用者資料之部分而計算的。同位檢查矩陣可經設計以使得H2=，且子碼字205及子碼字215係相同碼。由於子碼字205及子碼字215具有為H1之一類似同位檢查矩陣部分，因此可簡化經編碼子碼字205、經編碼子碼字210及經編碼子碼字215之編碼此乃因可分享電路之部分。該編碼可不限於此簡單實例(H1及H2)，而是可係可將不同校正能力低密度同位檢查碼建構為分量碼字之任何編碼。
在將經編碼子碼字傳送至一儲存媒體或經由另一傳送媒體傳送經編碼子碼字之前，以數學方式組合經編碼子碼字205、經編碼子碼字210及經編碼子碼字215以產生一複合經編碼子碼字220。在本發明之一項特定實施例中，該數學組合係一mod 2運算。在此一情形中，使用一mod 2程序在逐元素基礎上組合經編碼子碼字205以產生一中間碼字。然後，使用一mod 2程序在一逐元素基礎上組合該中間碼字與經編碼子碼字215以產生複合經編碼子碼字220。值得注意的是，以此一方式組合兩個或兩個以上經編碼子碼字產生併入有與來自一個以上經編碼子碼字之資訊相關之同位之一有效經編碼子碼字。一旦完成組合，則組合該等經編碼子碼字以產生一總碼字250，其中經編碼子碼字215由複合經編碼子碼字220取代。然後，將總碼字250傳送至一儲存媒體或其他傳送媒體。總碼字250具有以下優點：可在一子碼字基礎上對其進行處理，但由於總碼字250包含具有表示來自若干個經編碼子碼字之資訊之同位之複合經編碼子碼字220，因此當與單獨處理經編碼子碼字205、210、215相比時可達成經增加處理效能。
返回至圖1，一旦分享同位資料解碼電路170可用，則自中央記憶體電路150存取一先前儲存之經交錯碼字146作為一經儲存碼字186且由一全域交錯器/解交錯器電路184對其進行全域交錯。全域交錯器/解交錯器電路184可係此項技術中已知之能夠全域地重新配置碼字之任何電路。全域交錯器/解交錯器電路184提供一解碼器輸入152。如下文更全面地闡述，解碼器輸入152包含各自包含同位之若干個子碼字，其中該等子碼字中之至少一者包含併入有來自多個子碼字之資訊之同位。將該等子碼字中之每一者提供至併入於分享同位資料解碼電路170內之一子集解碼器電路162、一子集解碼器電路164及一子集解碼器電路166中之一各別一者。子集解碼器電路162、子集解碼器電路164及子集解碼器電路166中之每一者可操作以將一資料解碼演算法應用於各別子碼字。子集解碼器電路162提供一子經解碼輸出163；子集解碼器電路164提供一子經解碼輸出165；且子集解碼器電路166提供一子經解碼輸出167。在本發明之某些實施例中，資料解碼演算法係此項技術中已知之一低密度同位檢查演算法。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例而使用之其他解碼演算法。應注意，儘管分享同位資料解碼電路170展示為具有三個單獨子集解碼器電路162、164、166，但其不需要具有實體相異子集解碼器電路。而是，可在較小數目個解碼器電路內使用該分享以簡化電路設計且進一步減小電路面積。舉例而言，可採用一單個子集解碼器電路，其：(1)藉由在一第一時槽期間對可變節點更新或可變節點執行一部分碼字檢查來檢查節點以處理經編碼子碼字205，(2)藉由在一第二時槽期間對可變節點更新或可變節點執行一部分碼字檢查來檢查節點以處理經編碼子碼字210，且(3)藉由在一第三時槽期間對可變節點更新或可變節點執行一部分碼字檢查來檢查節點以處理複合經編碼子碼字220等等。
子集解碼器電路162、164、166中之每一者對一較小碼字(例如，經編碼子碼字205、經編碼子碼字210或複合經編碼子碼字220中之一者)進行操作，該較小碼字比假如各別電路處理包含所有經編碼子碼字之一統合碼字子集解碼器電路162、164、166中之每一者將對其操作之碼字小。由於此，子集解碼器電路162、164、166之匯總大小及電力要求比假如由一單個資料解碼電路處理包含所有子碼字之一統合碼字將需要之匯總大小及電力要求小。應注意，儘管圖1展示三個子集解碼器電路，但可關於本發明之不同實施例使用多於或少於三個子集解碼器電路。
特定而言，使用圖2之實例，子集解碼器電路162接收經編碼子碼字205，子集解碼器電路164接收經編碼子碼字210，且子集解碼器電路166接收複合經編碼子碼字220。值得注意的是，經編碼子碼字205、經編碼子碼字210及複合經編碼子碼字220中之每一者包含自各種源引入之雜訊，且該雜訊對於經編碼子碼字205表示為E1、對於經編碼子碼字210表示為E2且對於複合經編碼子碼字220表示為E3。子集解碼器電路162、164、166中之每一者將一LDPC解碼演算法應用於所接收之經編碼子碼字以分別產生子經解碼輸出163、子經解碼輸出165及子經解碼輸出167。
將子經解碼輸出163、子經解碼輸出165及子經解碼輸出167提供至包含為分享同位資料解碼電路170之部分之一軟資料處理電路175。軟資料處理電路175可操作以組編(assemble)各種子經解碼輸出且判定各別子經解碼輸出是否收斂(亦即，所得子經解碼輸出是否匹配原始寫入資料集，如由同位錯誤之缺少所指示)。在所有子經解碼輸出收斂之情形下，軟資料處理電路175將子經解碼輸出組編成一輸出碼字172。將輸出碼字172提供至一解交錯器電路180。解交錯器電路180重新配置資料以反轉應用於該資料之全域交錯及區域交錯兩者以產生一經解交錯輸出182。將經解交錯輸出182提供至一硬決策輸出電路190。硬決策輸出電路190可操作以將可能無序完成之資料集重新排序成其原始次序。然後，將原始排序資料集提供為一硬決策輸出192。
另一選擇係，在子經解碼輸出中之一或多者未能收斂之情形下，軟資料處理電路175使用來自其他子經解碼輸出之知識來校正一既定子經解碼輸出中之任何剩餘錯誤。對於此處理，軟資料處理電路175可將收斂之經編碼子碼字之軟資料設定為高可靠性值。將使用此等高可靠性值幫助其他經編碼子碼字解碼且加速其他經編碼子碼字之收斂。
作為一實例，在可適當地解碼經編碼子碼字205及經編碼子碼字210以產生收斂之子經解碼輸出163及子經解碼輸出165，但無法適當地解碼複合子碼字220以使得子經解碼輸出167並未收斂之情形下，可反轉上文關於圖2所論述之用於產生複合子碼字220之程序以產生一校正之經編碼子碼字215。此反轉操作包含使用錯誤方程式：encoded subcodeword 215=encoded subcodeword 205+encoded subcodeword 210+composite encoded subcodeword 220+E3以產生經編碼子碼字215。然後，子集解碼器電路166可解碼以下資訊：encoded subcodeword 215 + E3為恢復作為子經解碼輸出167提供至軟資料處理電路175之原始經編碼子碼字215，在軟資料處理電路175處若子經解碼輸出167收斂，則可將其與其他收斂之子經解碼輸出組合以產生輸出碼字172。
另一選擇係，在任何剩餘錯誤不可校正之情形下，軟資料處理電路175在允許另一區域反覆之情形下將一既定子解碼輸出之各別部分提供回至一對應子集解碼器電路以進行額外處理。在不允許另一區域反覆之情形下，軟資料處理電路175將子經解碼輸出作為一經解碼輸出154寫回至中央記憶體電路150，經解碼輸出154被儲存於中央記憶體電路150處等待透過資料偵測器電路130及分享同位資料解碼電路170進行另一全域反覆。在將經解碼輸出154儲存至中央記憶體電路150之前，全域解交錯經解碼輸出154以產生儲存至中央記憶體電路150之一經全域解交錯輸出188。全域解交錯反轉較早應用於經儲存碼字186之全域交錯以產生解碼器輸入152。一旦資料偵測器電路130可用，則自中央記憶體電路150存取一先前儲存之經解交錯輸出188且由一解交錯器電路144對其進行區域解交錯。解交錯器電路144重新配置解碼器輸出148以反轉由交錯器電路142最初執行之混洗。將一所得經解交錯輸出197提供至資料偵測器電路130，在資料偵測器電路130處其用於導引對作為經等化輸出125之一對應資料集接收之後續偵測。
在某些情形中，可對自資料偵測器電路130導出之軟資料(亦即，對數相似度比率(LLR)資訊)執行由軟資料處理電路175進行之上述處理。在此一情形中，使用來自上文之實例，可基於來自經編碼子碼字205(L ₂₀₅)、經編碼子碼字210(L ₂₁₀)及複合經編碼子碼字220(L ₂₂₀)之對應LLR資訊如下表達經重構經編碼子碼字215()之LLR資訊：其中j係經編碼子碼字205、經編碼子碼字210、經編碼子碼字215及複合經編碼子碼字220之第j個位元。
LDPC解碼可經設計以使用多個區域反覆(亦即，連續通過子集解碼器電路162、164、166)。對於每一區域反覆，經編碼子碼字205(L ₂₀₅)、經編碼子碼字210(L ₂₁₀)及複合經編碼子碼字220(L ₂₂₀)之第j個位元之LLR資訊可表達為：
翻至圖3，根據本發明之一或多項實施例展示包含具有分享同位資料解碼電路之一讀取通道電路310之一基於磁碟之儲存裝置300。基於磁碟之儲存系統300可係(舉例而言)一硬碟機。基於磁碟之儲存系統300亦包含一前置放大器370、一介面控制器320、一硬磁碟控制器366、一馬達控制器368、一主軸馬達372、一磁碟盤378及一讀取/寫入磁頭總成376。介面控制器320控制到達/來自磁碟盤378之資料之定址及時序。當讀取/寫入磁頭總成376適當地定位於磁碟盤378上方時可由該總成偵測磁碟盤378上之由磁性信號群組組成之資料。在一項實施例中，磁碟盤378包含根據一縱向或一垂直記錄方案記錄之磁性信號。
在一典型讀取操作中，讀取/寫入磁頭總成376係由馬達控制器368準確地定位於磁碟盤378上之一所要資料磁軌上方。馬達控制器368既相對於磁碟盤378定位讀取/寫入磁頭總成376亦藉由在硬磁碟控制器366之導引下將讀取/寫入磁頭總成移動至磁碟盤378上之適當資料磁軌來驅動主軸馬達372。主軸馬達372使磁碟盤378以一經判定自旋速率(RPM)自旋。一旦讀取/寫入磁頭總成376經定位而毗鄰適當資料磁軌，則讀取/寫入磁頭總成376在由主軸馬達372旋轉磁碟盤378時感測表示磁碟盤378上之資料之磁性信號。將所感測磁性信號提供為表示磁碟盤378上之磁性資料之一連續時隙類比信號。經由前置放大器370將此時隙類比信號自讀取/寫入磁頭總成376傳送至讀取通道電路310。前置放大器370可操作以放大自磁碟盤378存取之時隙類比信號。讀取通道電路310繼而解碼及數位化所接收類比信號以重新形成最初寫入至磁碟盤378之資訊。將此資料作為讀取資料303提供至一接收電路。一寫入操作實質上與其中將寫入資料301提供至讀取通道電路310之前一讀取操作相反。然後，將此資料編碼且寫入至磁碟盤378。
在操作期間，可在一寫入操作之前編碼資料。可進行資料編碼以使得將一資料集編碼成多個子碼字，其中跨越若干個子碼字分享該等子碼字中之一或多者中之同位。可使用類似於下文關於圖7所論述之電路之一電路進行此編碼及/或可使用類似於下文關於圖8所論述之方法之一方法執行該編碼。可使用各自對一各別子碼字進行操作之若干個子集解碼器電路來解碼自磁碟盤378讀回之資料。該等子碼字中之一或多者可包含延伸跨越多個子碼字之同位。可使用類似於上文關於圖1所論述之電路之一電路進行此子碼字解碼及/或可類似於下文關於圖6所論述之方法進行該子碼字解碼。
應注意，儲存系統可利用SATA、SAS或此項技術中已知之其他儲存技術。此外，應注意，可將儲存系統300整合於一較大儲存系統中，諸如(舉例而言)基於一RAID(廉價磁碟冗餘陣列或獨立磁碟冗餘陣列)之儲存系統。亦應注意，可以軟體或韌體來實施儲存系統400之各種功能或區塊，而以硬體來實施其他功能或區塊。
翻至圖4，根據本發明之一或多項實施例，一固態儲存裝置400包含具有分享同位資料解碼電路之一快閃存取控制器430。固態儲存裝置400包含一固態記憶體電路440，固態記憶體電路440包含若干個記憶體單元。在本發明之一項特定實施例中，固態記憶體電路440包含此項技術中已知之若干個FLASH記憶體單元。快閃存取控制器430包含可操作以編碼具有若干個經編碼子碼字之一總碼字之子碼字編碼電路，其中該等經編碼子碼字中之至少一者併入有來自跨越兩個或兩個以上經編碼子碼字之同位資訊。此編碼電路可以類似於下文關於圖7所論述之電路實施及/或可以類似於下文關於圖8所論述之方式操作。此外，快閃存取控制器430包含可操作以解碼具有若干個經編碼子碼字之一總碼字之子碼字解碼電路，其中該等經編碼子碼字中之至少一者併入有來自跨越兩個或兩個以上經編碼子碼字之同位資訊。此解碼電路可類似於上文關於圖1所論述之電路來實施及/或可類似於下文關於圖6所論述之方式操作。將經解碼資料自快閃存取控制器430提供至一輸入緩衝器電路410，在輸入緩衝器電路410處可由一主機(未展示)存取該經解碼資料。另外，還自一主機接收待儲存至固態記憶體440之資料，該主機將該資料寫入至一輸出緩衝器電路420，輸出緩衝器電路420又將資訊提供至快閃存取控制器430。
翻至圖5，根據本發明之某些實施例展示包含具有基於可靠性資料之調諧電路之一收發器520之一資料傳輸系統500。，資料傳輸系統500包含可操作以經由此項技術中已知之一傳送媒體530傳輸經編碼資訊之一傳輸器510。由接收器520自傳送媒體530接收該經編碼資料。收發器520併入有子碼字解碼與編碼電路。在處理所接收資料時，將所接收資料自一類比信號轉換成一系列對應數位樣本，且等化該等數位樣本以產生一經等化輸出。然後，將該經等化輸出提供至包含一資料偵測器電路及一資料解碼器電路兩者之一資料處理電路。經由一中央記憶體在資料解碼器與資料偵測器電路之間傳遞資料以允許應用於不同資料集之處理反覆次數之間的變化。應注意，傳送媒體530可係此項技術中已知之任何傳送媒體(包括(但不限於)一無線媒體、一光學媒體或一有線媒體)。基於本文中所提供之揭示內容，熟習此項技術者將認識到可關於本發明之不同實施例而使用之各種傳送媒體。可由收發器520編碼資料以傳輸至另一接收器電路(未展示)。
在操作期間，可在由收發器520進行之一傳輸操作之前編碼資料。可進行該資料編碼以使得將一資料集編碼成多個子碼字，其中跨越若干個子碼字分享該等子碼字中之一或多者中之同位。可使用類似於下文關於圖7所論述之電路之一電路進行此編碼及/或可使用類似於下文關於圖8所論述之方法之一方法執行該編碼。可使用各自對一各別子碼字進行操作之若干個子集解碼器電路解碼自傳送媒體530接收之資料。該等子碼字中之一或多者可包含延伸跨越多個子碼字之同位。可使用類似於上文關於圖1所論述之電路之一電路進行此子碼字解碼及/或可類似於下文關於圖6所論述之方法進行該子碼字解碼。
翻至圖6，一流程圖600展示根據本發明之各種實施例之用於分享同位碼字處理之一方法。遵循流程圖600，接收一類比輸入(方塊605)。可自(舉例而言)一儲存媒體或一資料傳輸通道導出該類比輸入。基於本文中所提供之揭示內容，熟習此項技術者將認識到該類比輸入之各種源。將該類比輸入轉換成一系列數位樣本(方塊610)。可使用此項技術中已知之一類比轉數位轉換器電路或系統來進行此轉換。值得注意的是，可使用此項技術中已知之能夠將一類比信號轉換成表示所接收類比信號之一系列數位值之任何電路。等化所得數位樣本以產生一經等化輸出(方塊615)。在本發明之某些實施例中，使用此項技術中已知之一數位有限脈衝回應電路進行該等化。基於本文中所提供之揭示內容，熟習此項技術者將認識到根據本發明之不同實施例可使用以取代此一數位有限脈衝回應電路來執行等化之各種等化器電路。該經等化輸出表示由若干個經編碼子碼字及至少一個複合經編碼子碼字(類似於上文關於圖2所論述之彼等)構成之一總碼字。在某些情形中，該輸入可接收為一數位輸入。在此等情形中，可消除方塊605、601、615之程序。
判定一資料偵測器電路是否可用(方塊620)。在一資料偵測器電路可用之情形下(方塊620)，將一資料偵測演算法應用於由一資料集導引之經等化輸出以產生一經偵測輸出(方塊625)，該資料集在可自一中央記憶體電路獲得一經解碼輸出(例如，透過資料偵測器電路及資料解碼器電路之第二及隨後反覆)之情形下自該經解碼輸出導出。在本發明之某些實施例中，資料偵測演算法係此項技術中已知之一維特比演算法。在本發明之其他實施例中，資料偵測演算法係此項技術中已知之一最大後驗資料偵測器電路。將自經偵測輸出導出之一信號(例如，經偵測輸出之一區域交錯版本)儲存至中央記憶體以等待由一資料解碼器電路進行處理(方塊630)。
與先前所論述資料偵測處理並行地判定一資料解碼器電路是否可用(方塊640)。在資料解碼器電路可用之情形下(方塊640)，自中央記憶體存取一經偵測輸出之一先前儲存之導數(方塊645)。將所存取資料集解除匯總成一或多個子碼字及一或多個複合子碼字(方塊650)。此程序可包含使用圖2之實例將總碼字250分離成其分量部分：經編碼子碼字205、經編碼子碼字210及複合經編碼子碼字220。對各別子碼字及複合經編碼子碼字中之每一者執行一資料解碼演算法以產生對應經解碼輸出(方塊655)。在某些情形中，該資料解碼演算法係此項技術中已知之一低密度同位檢查演算法。
藉由使用經解碼輸出反轉應用於原始子碼字及複合子碼字之數學程序來重構原始子碼字(方塊660)。舉例而言，在用於形成複合子碼字之數學程序係上文關於圖2所闡述之數學程序之情形下，可使用以下方程式來重構原始子碼字，其中L ₂₀₅係來自對應於經編碼子碼字205之一經解碼輸出之軟資料，L ₂₁₀係來自對應於經編碼子碼字210之一經解碼輸出之軟資料，且L ₂₂₀係來自對應於複合經編碼子碼字220之一經解碼輸出之軟資料：其中j係經編碼子碼字205、經編碼子碼字210、經編碼子碼字215及複合經編碼子碼字220之第j個位元；且是對應於重構之經編碼子碼字215之軟資料。
判定經解碼輸出中之每一者是否收斂(亦即，解碼演算法是否應用於經收斂子碼字及複合子碼字中之每一者)(方塊665)。在所有經解碼輸出收斂之情形下(方塊665)，將與經解碼輸出相關聯之硬決策資料組編在一起且提供為一資料輸出(方塊680)。否則，在所有經解碼輸出並未收斂之情形下(方塊665)，使用子碼字、複合子碼字及經重構子碼字應用額外錯誤校正以校正一或多個原本未收斂子碼字中剩餘之任何錯誤(方塊670)。錯誤校正利用對應於最初經應用以產生複合子碼字之數學程序之方程式。使用圖2之實例，該等方程式如下：
判定是否已校正所有剩餘錯誤(方塊675)。在已校正所有剩餘錯誤之情形下(方塊675)，將與經解碼輸出相關聯之硬決策資料組編在一起且提供為一資料輸出(方塊680)。否則，判定是否預期另一區域反覆(方塊685)。在預期另一區域反覆之情形下(方塊685)，同樣透過方塊640至685之程序處理經解碼輸出(方塊655)。另一選擇係，在未預期另一區域反覆之情形下(方塊685)，將經解碼輸出(方塊655)儲存回至中央記憶體以等待透過方塊620至685之程序之另一全域反覆(方塊690)。
翻至圖7，根據本發明之某些實施例繪示一分享同位碼字編碼電路700。分享同位碼字編碼電路700包含接收一資料輸入705之一子碼字編碼器電路710。自將資料寫入至一儲存媒體或經由一傳送媒體傳送資料之一主機(未展示)提供資料輸入705。由子碼字編碼器電路710將資料輸入705分離成若干部分，且子碼字編碼器電路710將一資料編碼演算法應用於各別部分以產生若干個編碼子碼字715。在本發明之某些實施例中，資料編碼演算法係此項技術中已知之一低密度同位檢查編碼演算法。編碼演算法基於資料輸入705之各別部分將同位資訊添加至經編碼子碼字。將經編碼子碼字715提供至一子碼字組合電路720，在子碼字組合電路720處以數學方式組合兩個或兩個以上經編碼子碼字715以產生一複合經編碼子碼字。子碼字組合電路720組編經編碼子碼字715，其中複合經編碼子碼字取代該等經編碼子碼字中之一者以產生一總碼字725。複合經編碼子碼字之數學產生可使用多個經編碼子碼字之一mod 2組合以產生複合經編碼子碼字，且可類似於上文關於圖2所闡述之方式進行經編碼子碼字與複合經編碼子碼字之後續組合。將總碼字725提供至執行任何剩餘操作以準備將一碼字735發送至一儲存媒體或一接收裝置之一經組合碼字寫入電路730。
翻至圖8，一流程圖800展示根據本發明之一或多項實施例之用於編碼分享同位碼字之一方法。遵循流程圖800，接收一資料輸入(方塊805)。資料輸入包含使用者位元且可(舉例而言)自一主機接收該資料輸入。收集若干個使用者位元以包含於一子碼字中(方塊810)。在某些情形中，預定義該若干個位元。在其他情形中，該若干個位元係可編程的。判定是否已接收足夠使用者位元以形成一子碼字(方塊815)。在尚未收集到充足數目個使用者位元之情形下(方塊815)，重複方塊805至815之程序。另一選擇係，在已收集充足數目個使用者位元之情形下(方塊815)，編碼該等所收集使用者位元以產生一經編碼子碼字(方塊820)。在本發明之某些實施例中，資料編碼係此項技術中已知之一低密度同位檢查編碼。編碼演算法將同位資訊添加至所收集使用者位元以產生一經編碼子碼字。
判定是否已編碼足夠子碼字以形成一總碼字(方塊825)。在尚未編碼充足子碼字之情形下(方塊825)，藉由重複方塊805至825之程序直至已準備充足子碼字為止來準備下一子碼字(方塊830)。否則，在已編碼充足子碼字之情形下(方塊815)，產生一複合碼字(方塊840)。產生該複合碼字包含以數學方式組合若干個經編碼子碼字以產生該複合子碼字。在某些情形中，用於組合之數學程序係兩個或兩個以上經編碼子碼字之一mod 2組合。將經編碼子碼字與複合子碼字組合以產生一總碼字(方塊850)。該組合程序包含以複合子碼字取代經編碼子碼字中之一者。可類似於上文關於圖2所闡述之方式進行複合經編碼子碼字之數學產生及經編碼子碼字與複合經編碼子碼字之後續組合。
應注意，以上應用中所論述之各種區塊可與其他功能性一起實施於積體電路中。此等積體電路可包含一既定區塊、系統或電路之所有功能或僅包含區塊、系統或電路之一子集。此外，可跨越多個積體電路實施區塊、系統或電路之元件。此等積體電路可係此項技術中已知之任何類型之積體電路，包含(但不限於)一單體積體電路、一覆晶積體電路、一多晶片模組積體電路及/或一混合信號積體電路。亦應注意，可以軟體或韌體來實施本文中所論述之區塊、系統或電路之各種功能。在某些此類情形中，可使用其軟體或韌體等效物來實施整個系統、區塊或電路。在其他情形中，可以軟體或韌體來實施一既定系統、區塊或電路之一部分，而以硬體來實施其他部分。
總而言之，本發明提供用於資料處理之新穎系統、裝置、方法及配置。儘管上文已給出本發明之一或多項實施例之詳細說明，但在不違反本發明之精神之情形下熟習此項技術者將明瞭各種替代方案、修改及等效物。因此，以上說明不應視為限制由隨附申請專利範圍定義之本發明之範疇。
100‧‧‧資料處理電路
105‧‧‧類比信號/類比輸入
110‧‧‧類比前端電路
112‧‧‧經處理類比信號
114‧‧‧類比轉數位轉換器電路
116‧‧‧數位樣本
120‧‧‧等化器電路/等化器
125‧‧‧經等化輸出
130‧‧‧資料偵測器電路
142‧‧‧區域交錯器電路/交錯器電路
144‧‧‧解交錯器電路
146‧‧‧經交錯碼字
148‧‧‧解碼器輸出
150‧‧‧中央記憶體電路
152‧‧‧解碼器輸入
154‧‧‧經解碼輸出
162‧‧‧子集解碼器電路
163‧‧‧子經解碼輸出
164‧‧‧子集解碼器電路
165‧‧‧子經解碼輸出
166‧‧‧子集解碼器電路
167‧‧‧子經解碼輸出
170‧‧‧分享同位資料解碼電路
172‧‧‧輸出碼字
175‧‧‧軟資料處理電路
180‧‧‧解交錯器電路
182‧‧‧經解交錯輸出
184‧‧‧全域交錯器/解交錯器電路
186‧‧‧經儲存碼字
188‧‧‧經全域解交錯輸出/經解交錯輸出
190‧‧‧硬決策輸出電路
192‧‧‧硬決策輸出
196‧‧‧偵測器輸出/經偵測輸出
197‧‧‧經解交錯輸出
205‧‧‧經編碼子碼字/子碼字
210‧‧‧經編碼子碼字
215‧‧‧經編碼子碼字/子碼字
220‧‧‧複合經編碼子碼字/複合子碼字
300‧‧‧基於磁碟之儲存系統/儲存系統
301‧‧‧寫入資料
303‧‧‧讀取資料
310‧‧‧讀取通道電路
320‧‧‧介面控制器
366‧‧‧硬磁碟控制器
368‧‧‧馬達控制器
370‧‧‧前置放大器
372‧‧‧主軸馬達
376‧‧‧讀取/寫入磁頭總成
378‧‧‧讀取/寫入磁頭總成
400‧‧‧固態儲存裝置
410‧‧‧輸入緩衝器電路
420‧‧‧輸出緩衝器電路
430‧‧‧快閃存取控制器
440‧‧‧固態記憶體電路/固態記憶體
500‧‧‧資料傳輸系統
510‧‧‧傳輸器
520‧‧‧傳輸器/接收器
530‧‧‧傳送媒體
600‧‧‧流程圖
700‧‧‧分享同位碼字編碼電路
705‧‧‧資料輸入
710‧‧‧子碼字編碼器電路
715‧‧‧經編碼子碼字/編碼子碼字
720‧‧‧子碼字組合電路
725‧‧‧總碼字
730‧‧‧經組合碼字寫入電路
735‧‧‧碼字
800‧‧‧流程圖
圖1展示根據本發明之一或多項實施例之包含一分享同位資料解碼電路之一資料處理電路；圖2以圖形方式繪示用於產生可關於本發明之實施例使用之一分享同位碼字之一程序；圖3展示根據本發明之一或多項實施例之包含具有分享同位資料解碼電路之一讀取通道之一基於磁碟之儲存裝置；圖4展示根據本發明之一或多項實施例之包含具有分享同位資料解碼電路之一快閃存取控制器之一固態儲存裝置；圖5展示根據本發明之某些實施例之包含具有分享同位資料解碼電路之一接收器之一資料傳輸系統；圖6係展示根據本發明之各種實施例之用於分享同位碼字處理之方法之一流程圖；圖7繪示根據本發明之某些實施例之一分享同位碼字編碼電路；及圖8係展示根據本發明之一或多項實施例之用於編碼分享同位碼字之方法之一流程圖。
100‧‧‧資料處理電路
105‧‧‧類比信號/類比輸入
110‧‧‧類比前端電路
112‧‧‧經處理類比信號
114‧‧‧類比轉數位轉換器電路
116‧‧‧數位樣本
120‧‧‧等化器電路/等化器
125‧‧‧經等化輸出
130‧‧‧資料偵測器電路
142‧‧‧區域交錯器電路/交錯器電路
144‧‧‧解交錯器電路
146‧‧‧經交錯碼字
148‧‧‧解碼器輸出
150‧‧‧中央記憶體電路
152‧‧‧解碼器輸入
154‧‧‧經解碼輸出
162‧‧‧子集解碼器電路
163‧‧‧子經解碼輸出
164‧‧‧子集解碼器電路
165‧‧‧子經解碼輸出
166‧‧‧子集解碼器電路
167‧‧‧子經解碼輸出
170‧‧‧分享同位資料解碼電路
172‧‧‧輸出碼字
175‧‧‧軟資料處理電路
180‧‧‧解交錯器電路
182‧‧‧經解交錯輸出
184‧‧‧全域交錯器/解交錯器電路
186‧‧‧經儲存碼字
188‧‧‧經全域解交錯輸出/經解交錯輸出
190‧‧‧硬決策輸出電路
192‧‧‧硬決策輸出
196‧‧‧偵測器輸出/經偵測輸出
197‧‧‧經解交錯輸出

权利要求:
Claims (20)
[1] 一種資料處理系統，該資料處理系統包括：一資料偵測器電路，其可操作以將一資料偵測演算法應用於一資料集以產生一經偵測輸出，其中該資料集包含至少一第一經編碼子碼字及一複合子碼字；一低密度同位檢查資料解碼器電路，其可操作以將一資料解碼演算法應用於該經編碼子碼字以產生一第一經解碼輸出，且將該資料解碼演算法應用於該複合子碼字以產生一第二經解碼輸出；及一處理電路，其可操作以：自包含該第一經編碼子碼字與該複合子碼字之一資料組合重構一第二經編碼子碼字；及至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之一錯誤。
[2] 如請求項1之資料處理系統，其中複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。
[3] 如請求項2之資料處理系統，其中自包含該第一經編碼子碼字及該複合子碼字之該資料組合重構該第二經編碼子碼字包含：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。
[4] 如請求項3之資料處理系統，其中至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之該錯誤包括：修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。
[5] 如請求項1之資料處理系統，其中該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一模數2(mod 2)組合。
[6] 如請求項1之資料處理系統，其中自由以下各項組成之一群組選擇該資料偵測演算法：一最大後驗資料偵測演算法及一維特比(Viterbi)偵測演算法。
[7] 如請求項1之資料處理系統，其中該資料解碼演算法係一低密度同位檢查演算法。
[8] 如請求項1之資料處理系統，其中該低密度同位檢查資料解碼器電路包括：一第一解碼電路，其可操作以將該資料解碼演算法應用於該經編碼子碼字以產生該第一經解碼輸出，及一第二解碼電路，其可操作以將該資料解碼演算法應用於該複合子碼字以產生該第二經解碼輸出。
[9] 如請求項1之資料處理系統，其中該低密度同位檢查資料解碼器電路包括：一解碼電路，其可操作以：在一第一時間週期期間將該資料解碼演算法應用於該經編碼子碼字以產生該第一經解碼輸出，及在一第二時間週期期間將該資料解碼演算法應用於該複合子碼字以產生該第二經解碼輸出。
[10] 如請求項1之資料處理電路，其中該資料處理系統實施為選自由以下各項組成之一群組之一裝置之部分：一基於磁碟之儲存裝置、一固態儲存裝置及一接收裝置。
[11] 如請求項1之資料處理系統，其中該資料處理系統實施為一積體電路之部分。
[12] 一種用於資料處理之方法，該方法包括：使用一資料偵測器電路對一第一資料集執行一資料偵測演算法以產生一經偵測輸出，其中該資料集包含至少一第一經編碼子碼字及一複合子碼字；對自該經偵測輸出導出之一第二資料集執行一資料解碼演算法以產生對應於該第一經編碼子碼字之一第一經解碼輸出；對自該經偵測輸出導出之一第三資料集執行該資料解碼演算法以產生對應於該複合子碼字之一第二經解碼輸出；自包含該第二經解碼輸出與該第一經解碼輸出之一資料組合重構一第二經編碼子碼字；及至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之一錯誤。
[13] 如請求項12之方法，其中複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。
[14] 如請求項13之方法，其中自包含該第二經解碼輸出與該第一經解碼輸出之該資料組合重構該第二經編碼子碼字包括：反轉至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合。
[15] 如請求項14之方法，其中至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之該組合來校正該第一經解碼輸出及該第二經解碼輸出中之一者中之該錯誤包括：修改該第一經編碼子碼字及該第二經編碼子碼字中之一者之一元素以使得至少該第一經編碼子碼字與該第二經編碼子碼字之該數學組合產生一正確數學關係。
[16] 如請求項12之方法，其中該複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一mod 2組合。
[17] 如請求項12之方法，其中對該第二資料集執行該資料解碼演算法與對該第三資料集執行該資料解碼演算法並行地進行。
[18] 如請求項12之方法，其中在一第一週期期間進行對該第二資料集執行該資料解碼演算法，其中在一第二週期期間進行對該第三資料集執行該資料解碼演算法，且其中該第二週期在該第一週期之後。
[19] 一種儲存裝置，該儲存裝置包括：一儲存媒體；一磁頭總成，其相對於該儲存媒體而安置且可操作以提供對應於該儲存媒體上之資訊之一經感測信號；一讀取通道電路，其包含：一類比轉數位轉換器電路，其可操作以對自該經感測信號導出之一類比信號進行取樣以產生一系列數位樣本；一等化器電路，其可操作以等化該等數位樣本以產生一資料集；一資料偵測器電路，其可操作以將一資料偵測演算法應用於該資料集以產生一經偵測輸出，其中該資料集包含至少一第一經編碼子碼字及一複合子碼字；一低密度同位檢查資料解碼器電路，其可操作以將一資料解碼演算法應用於該經編碼子碼字以產生一第一經解碼輸出，且將該資料解碼演算法應用於該複合子碼字以產生一第二經解碼輸出；及一處理電路，其可操作以：自包含該第一經編碼子碼字與該複合子碼字之一資料組合重構一第二經編碼子碼字；及至少部分地基於該第一經編碼子碼字、該第二經編碼子碼字與該複合子碼字之一組合來校正該第一經編碼子碼字及該第二經編碼子碼字中之一者中之一錯誤。
[20] 如請求項19之儲存裝置，其中複合碼字係至少該第一經編碼子碼字與該第二經編碼子碼字之一數學組合。

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TWI455492B|2014-10-01|用於同位分享資料處理之系統及方法

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US8683309B2|2014-03-25|Systems and methods for ambiguity based decode algorithm modification

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US20130111297A1|2013-05-02|Systems and Methods for Symbol Selective Scaling in a Data Processing Circuit

US9384761B1|2016-07-05|Systems and methods for flexible variable code rate support

同族专利:

公开号 | 公开日

US20130091397A1|2013-04-11|

CN103034557A|2013-04-10|

KR20130038788A|2013-04-18|

JP5459878B2|2014-04-02|

EP2582052A1|2013-04-17|

JP2013080548A|2013-05-02|

TWI455492B|2014-10-01|

US8578241B2|2013-11-05|

CN103034557B|2016-08-03|

KR101440189B1|2014-09-12|

引用文献:

公开号 | 申请日 | 公开日 | 申请人 | 专利标题

US5612964A|1991-04-08|1997-03-18|Haraszti; Tegze P.|High performance, fault tolerant orthogonal shuffle memory and method|

US5325402A|1991-04-30|1994-06-28|Nec Corporation|Method and arrangement for estimating data sequences transmsitted using Viterbi algorithm|

US5278703A|1991-06-21|1994-01-11|Digital Equipment Corp.|Embedded servo banded format for magnetic disks for use with a data processing system|

US5311087A|1991-07-12|1994-05-10|Pioneer Electronic Corporation|Noise removing circuit|

US5392299A|1992-01-15|1995-02-21|E-Systems, Inc.|Triple orthogonally interleaed error correction system|

US5513192A|1992-08-28|1996-04-30|Sun Microsystems, Inc.|Fault tolerant disk drive system with error detection and correction|

EP0631277A3|1993-06-22|1995-02-22|Quantum Corp|Data sector format without identity code and data control unit for disk drive.|

ZA947317B|1993-09-24|1995-05-10|Qualcomm Inc|Multirate serial viterbi decoder for code division multiple access system applications|

US5523903A|1993-12-23|1996-06-04|International Business Machines Corporation|Sector architecture for fixed block disk drive|

US5550870A|1994-03-02|1996-08-27|Lucent Technologies Inc.|Viterbi processor|

US5471500A|1994-03-08|1995-11-28|At&T Ipm Corp.|Soft symbol decoding|

EP0677967A3|1994-04-12|1997-07-23|Gold Star Co|Viterbi decoder for high-definition television.|

JP3328093B2|1994-07-12|2002-09-24|三菱電機株式会社|エラー訂正装置|

US5898710A|1995-06-06|1999-04-27|Globespan Technologies, Inc.|Implied interleaving, a family of systematic interleavers and deinterleavers|

US5701314A|1995-12-21|1997-12-23|Cirrus Logic, Inc.|On-the-fly error correction using thermal asperity erasure pointers from a sampled amplitude read channel in a magnetic disk drive|

US6023783A|1996-05-15|2000-02-08|California Institute Of Technology|Hybrid concatenated codes and iterative decoding|

US5978414A|1996-07-03|1999-11-02|Matsushita Electric Industrial Co., Ltd.|Transmission rate judging unit|

SG52990A1|1996-07-09|1998-09-28|Ibm|Improvements to radial self-propagation pattern generation for disk file servowriting|

US5802118A|1996-07-29|1998-09-01|Cirrus Logic, Inc.|Sub-sampled discrete time read channel for computer storage systems|

JP3310185B2|1996-11-21|2002-07-29|松下電器産業株式会社|誤り訂正装置|

US6377610B1|1997-04-25|2002-04-23|Deutsche Telekom Ag|Decoding method and decoding device for a CDMA transmission system for demodulating a received signal available in serial code concatenation|

US5983383A|1997-01-17|1999-11-09|Qualcom Incorporated|Method and apparatus for transmitting and receiving concatenated code data|

US6671404B1|1997-02-14|2003-12-30|Hewlett-Packard Development Company, L.P.|Method and apparatus for recognizing patterns|

US6029264A|1997-04-28|2000-02-22|The Trustees Of Princeton University|System and method for error correcting a received data stream in a concatenated system|

KR100484127B1|1997-08-07|2005-06-16|삼성전자주식회사|비터비디코더|

US6005897A|1997-12-16|1999-12-21|Mccallister; Ronald D.|Data communication system and method therefor|

JP3900637B2|1997-12-19|2007-04-04|ソニー株式会社|ビタビ復号装置|

JP2912323B1|1998-01-29|1999-06-28|日本放送協会|デジタルデータの受信装置|

US6145110A|1998-06-22|2000-11-07|Ericsson Inc.|Digital data decoder that derives codeword estimates from soft data|

US6304992B1|1998-09-24|2001-10-16|Sun Microsystems, Inc.|Technique for correcting single-bit errors in caches with sub-block parity bits|

KR100277764B1|1998-12-10|2001-01-15|윤종용|통신시스템에서직렬쇄상구조를가지는부호화및복호화장치|

US6381726B1|1999-01-04|2002-04-30|Maxtor Corporation|Architecture for soft decision decoding of linear block error correcting codes|

US6216249B1|1999-03-03|2001-04-10|Cirrus Logic, Inc.|Simplified branch metric for reducing the cost of a trellis sequence detector in a sampled amplitude read channel|

US6216251B1|1999-04-30|2001-04-10|Motorola Inc|On-chip error detection and correction system for an embedded non-volatile memory array and method of operation|

GB2350531B|1999-05-26|2001-07-11|3Com Corp|High speed parallel bit error rate tester|

US6473878B1|1999-05-28|2002-10-29|Lucent Technologies Inc.|Serial-concatenated turbo codes|

SE516157C2|1999-05-28|2001-11-26|Ericsson Telefon Ab L M|Rättning av statiska fel i en AD-omvandlare|

US6351832B1|1999-05-28|2002-02-26|Lucent Technologies Inc.|Turbo code symbol interleaver|

US6266795B1|1999-05-28|2001-07-24|Lucent Technologies Inc.|Turbo code termination|

CN1241198C|1999-11-22|2006-02-08|西加特技术有限责任公司|利用故障门限检测器和维特比增益进行数据差错复原的方法和设备|

US6810502B2|2000-01-28|2004-10-26|Conexant Systems, Inc.|Iteractive decoder employing multiple external code error checks to lower the error floor|

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US7184486B1|2000-04-27|2007-02-27|Marvell International Ltd.|LDPC encoder and decoder and method thereof|

US6757862B1|2000-08-21|2004-06-29|Handspring, Inc.|Method and apparatus for digital data error correction coding|

JP4324316B2|2000-10-23|2009-09-02|株式会社日立グローバルストレージテクノロジーズ|垂直磁気記録再生装置|

WO2002049031A1|2000-12-11|2002-06-20|Sanyo Electric Co., Ltd.|Dispositif servant a reproduire un disque|

US7093179B2|2001-03-22|2006-08-15|University Of Florida|Method and coding means for error-correction utilizing concatenated parity and turbo codes|

US7236757B2|2001-07-11|2007-06-26|Vativ Technologies, Inc.|High-speed multi-channel communications transceiver with inter-channel interference filter|

US7295623B2|2001-07-11|2007-11-13|Vativ Technologies, Inc.|High-speed communications transceiver|

US20030112896A1|2001-07-11|2003-06-19|Raghavan Sreen A.|Multi-channel communications transceiver|

US6904084B2|2001-09-05|2005-06-07|Mediatek Incorporation|Read channel apparatus and method for an optical storage system|

US7073118B2|2001-09-17|2006-07-04|Digeo, Inc.|Apparatus and method for saturating decoder values|

US7173783B1|2001-09-21|2007-02-06|Maxtor Corporation|Media noise optimized detector for magnetic recording|

US20030061558A1|2001-09-25|2003-03-27|Fackenthal Richard E.|Double error correcting code system|

US6731442B2|2001-10-02|2004-05-04|Seagate Technologies Llc|Method and apparatus for detecting media defects|

JP3759711B2|2001-11-09|2006-03-29|富士通株式会社|磁気ディスクシステム|

US6986098B2|2001-11-20|2006-01-10|Lsi Logic Corporation|Method of reducing miscorrections in a post-processor using column parity checks|

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US7136244B1|2002-02-22|2006-11-14|Western Digital Technologies, Inc.|Disk drive employing data averaging techniques during retry operations to facilitate data recovery|

JP3836859B2|2002-07-03|2006-10-25|ヒューズ・エレクトロニクス・コーポレーション|構成されたパリティチェックマトリックスを使用する低密度パリティチェック（ｌｄｐｃ）コードの符号化|

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US6785863B2|2002-09-18|2004-08-31|Motorola, Inc.|Method and apparatus for generating parity-check bits from a symbol set|

US7058873B2|2002-11-07|2006-06-06|Carnegie Mellon University|Encoding method using a low density parity check code with a column weight of two|

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US7505537B1|2003-03-25|2009-03-17|Marvell International Ltd.|System and method for controlling gain and timing phase in a presence of a first least mean square filter using a second adaptive filter|

US7117427B2|2003-07-09|2006-10-03|Texas Instruments Incorporated|Reduced complexity decoding for trellis coded modulation|

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US7313750B1|2003-08-06|2007-12-25|Ralink Technology, Inc.|Efficient soft decision demapper to minimize viterbi decoder complexity|

KR100510549B1|2003-09-26|2005-08-26|삼성전자주식회사|코채널 간섭을 검출하고 경감시키는 디지털 비디오 방송수신기의 채널 상태 평가 장치 및 그 방법|

US7133228B2|2003-10-10|2006-11-07|Seagate Technology Llc|Using data compression to achieve lower linear bit densities on a storage medium|

DE602004011445T2|2003-11-03|2009-01-15|Broadcom Corp., Irvine|FEC-Dekodierung mit dynamischen Parametern|

JP4102289B2|2003-11-07|2008-06-18|株式会社日立製作所|情報記録方法、情報記録装置及び評価装置|

US7233164B2|2003-12-17|2007-06-19|Rambus Inc.|Offset cancellation in a multi-level signaling system|

US7559088B2|2004-02-04|2009-07-07|Netapp, Inc.|Method and apparatus for deleting data upon expiration|

US7673213B2|2004-02-19|2010-03-02|Trellisware Technologies, Inc.|Method and apparatus for communications using improved turbo like codes|

US7958425B2|2004-02-19|2011-06-07|Trelliware Technologies, Inc.|Method and apparatus for communications using turbo like codes|

US7561514B2|2004-03-05|2009-07-14|General Dynamics C4 Systems, Inc.|Method and system for capacity analysis for On The Move adhoc wireless packet-switched networks|

CN103124182B|2004-05-07|2017-05-10|数字方敦股份有限公司|文件下载和流系统|

US7415651B2|2004-06-02|2008-08-19|Seagate Technology|Data communication system with multi-dimensional error-correction product codes|

US7346832B2|2004-07-21|2008-03-18|Qualcomm Incorporated|LDPC encoding methods and apparatus|

US7996746B2|2004-10-12|2011-08-09|Nortel Networks Limited|Structured low-density parity-check code|

US20060123285A1|2004-11-16|2006-06-08|De Araujo Daniel F|Dynamic threshold scaling in a communication system|

US7646829B2|2004-12-23|2010-01-12|Agere Systems, Inc.|Composite data detector and a method for detecting data|

US7779325B2|2005-01-24|2010-08-17|Agere Systems Inc.|Data detection and decoding system and method|

US7730384B2|2005-02-28|2010-06-01|Agere Systems Inc.|Method and apparatus for evaluating performance of a read channel|

US7889823B2|2005-03-03|2011-02-15|Seagate Technology Llc|Timing recovery in a parallel channel communication system|

US7370258B2|2005-04-28|2008-05-06|Sandbridge Technologies Inc.|Iterative concatenated convolutional Reed-Solomon decoding method|

US7587657B2|2005-04-29|2009-09-08|Agere Systems Inc.|Method and apparatus for iterative error-erasure decoding|

KR100629509B1|2005-05-16|2006-09-28|삼성전자주식회사|광디스크에서 독출된 신호의 신호대 잡음비 측정 장치 및그 방법|

US7802172B2|2005-06-20|2010-09-21|Stmicroelectronics, Inc.|Variable-rate low-density parity check codes with constant blocklength|

US20070047635A1|2005-08-24|2007-03-01|Stojanovic Vladimir M|Signaling system with data correlation detection|

US7394608B2|2005-08-26|2008-07-01|International Business Machines Corporation|Read channel apparatus for asynchronous sampling and synchronous equalization|

JP4356670B2|2005-09-12|2009-11-04|ソニー株式会社|雑音低減装置及び雑音低減方法並びに雑音低減プログラムとその電子機器用収音装置|

US7523375B2|2005-09-21|2009-04-21|Distribution Control Systems|Set of irregular LDPC codes with random structure and low encoding complexity|

US7559008B1|2005-10-03|2009-07-07|Maxtor Corporation|Nested LDPC encoders and decoder|

US7590927B1|2005-11-14|2009-09-15|Link —A—Media Devices Corporation|Soft output viterbi detector with error event output|

US7929597B2|2005-11-15|2011-04-19|Qualcomm Incorporated|Equalizer for a receiver in a wireless communication system|

CN100425017C|2005-12-08|2008-10-08|西安电子科技大学|基于预编码的并行卷积ldpc码的编码器及其快速编码方法|

US7712008B2|2006-01-26|2010-05-04|Agere Systems Inc.|Systems and methods for error reduction associated with information transfer|

US7752523B1|2006-02-13|2010-07-06|Marvell International Ltd.|Reduced-complexity decoding of parity check codes|

US7808956B2|2006-03-31|2010-10-05|Motorola, Inc.|Dynamic, adaptive power control for a half-duplex wireless communication system|

JP4662278B2|2006-04-28|2011-03-30|富士通株式会社|エラー訂正装置、符号器、復号器、方法及び情報記憶装置|

US7802163B2|2006-07-31|2010-09-21|Agere Systems Inc.|Systems and methods for code based error reduction|

US7801200B2|2006-07-31|2010-09-21|Agere Systems Inc.|Systems and methods for code dependency reduction|

JP2008065969A|2006-08-09|2008-03-21|Fujitsu Ltd|符号化装置、復号化装置、符号化方法、復号化方法および記憶装置|

US7738201B2|2006-08-18|2010-06-15|Seagate Technology Llc|Read error recovery using soft information|

US20080049825A1|2006-08-25|2008-02-28|Broadcom Corporation|Equalizer with reorder|

US8705752B2|2006-09-20|2014-04-22|Broadcom Corporation|Low frequency noise reduction circuit architecture for communications applications|

US7702989B2|2006-09-27|2010-04-20|Agere Systems Inc.|Systems and methods for generating erasure flags|

FR2909499B1|2006-12-01|2009-01-16|Commissariat Energie Atomique|Procede et dispositif de decodage pour codes ldpc, et appareil de communication comprenant un tel dispositif|

US7971125B2|2007-01-08|2011-06-28|Agere Systems Inc.|Systems and methods for prioritizing error correction data|

US8117515B2|2007-03-23|2012-02-14|Sizhen Yang|Methodology and apparatus for soft-information detection and LDPC decoding on an ISI channel|

US8359522B2|2007-05-01|2013-01-22|Texas A&M University System|Low density parity check decoder for regular LDPC codes|

WO2009041979A1|2007-09-28|2009-04-02|Agere Systems Inc.|Systems and methods for reduced complexity data processing|

JP2010541120A|2007-10-01|2010-12-24|アギアシステムズインコーポレーテッド|媒体欠陥検出のためのシステム及び方法|

US8711984B2|2008-01-22|2014-04-29|Agere Systems Llc|Methods and apparatus for map detection with reduced complexity|

JP5007676B2|2008-01-31|2012-08-22|富士通株式会社|符号化装置、復号化装置、符号化・復号化装置及び記録再生装置|

US8161348B2|2008-02-05|2012-04-17|Agere Systems Inc.|Systems and methods for low cost LDPC decoding|

US8161357B2|2008-03-17|2012-04-17|Agere Systems Inc.|Systems and methods for using intrinsic data for regenerating data from a defective medium|

US8095855B2|2008-03-17|2012-01-10|Agere Systems Inc.|Systems and methods for regenerating data from a defective medium|

US7872978B1|2008-04-18|2011-01-18|Link—A—Media Devices Corporation|Obtaining parameters for minimizing an error event probability|

US8599973B2|2008-04-30|2013-12-03|HGST Netherlands B.V.|Detection of synchronization mark from output of matched filter upstream of Viterbi detector|

US8245104B2|2008-05-02|2012-08-14|Lsi Corporation|Systems and methods for queue based data detection and decoding|

EP2191569B1|2008-05-19|2018-11-21|Avago Technologies General IP Pte. Ltd.|Systems and methods for mitigating latency in a data detector feedback loop|

US8464129B2|2008-08-15|2013-06-11|Lsi Corporation|ROM list-decoding of near codewords|

US8660220B2|2008-09-05|2014-02-25|Lsi Corporation|Reduced frequency data processing using a matched filter set front end|

US8245120B2|2008-09-17|2012-08-14|Lsi Corporation|Power reduced queue based data detection and decoding systems and methods for using such|

KR101005217B1|2008-10-29|2010-12-31|충북대학교 산학협력단|회전스프링을 사용하는 단방향 기류 밸브관|

US20110080211A1|2008-11-20|2011-04-07|Shaohua Yang|Systems and Methods for Noise Reduced Data Detection|

US8464121B2|2009-01-07|2013-06-11|Intel Corporation|LDPC codes with small amount of wiring|

US8176400B2|2009-09-09|2012-05-08|Lsi Corporation|Systems and methods for enhanced flaw scan in a data processing device|

JP5716268B2|2009-09-29|2015-05-13|ソニー株式会社|ハードディスク装置およびその駆動方法|

FR2952252B1|2009-11-05|2011-12-09|Canon Kk|Procede et dispositif de decodage, produit programme d'ordinateur, moyen de stockage correspondants et noeud destination correspondants|

US8423861B2|2009-11-19|2013-04-16|Lsi Corporation|Subwords coding using different interleaving schemes|

US8578253B2|2010-01-04|2013-11-05|Lsi Corporation|Systems and methods for updating detector parameters in a data processing circuit|

US8683306B2|2010-01-04|2014-03-25|Lsi Corporation|Systems and methods for data detection including dynamic scaling|US6784033B1|1984-02-15|2004-08-31|Semiconductor Energy Laboratory Co., Ltd.|Method for the manufacture of an insulated gate field effect semiconductor device|

US8862960B2|2011-10-10|2014-10-14|Lsi Corporation|Systems and methods for parity shared data encoding|

US9136874B2|2013-03-15|2015-09-15|Ibiquity Digital Corporation|Method and apparatus for transmission and reception of in-bandon-channel radio signals including complementary low density parity check coding|

US9378765B2|2014-04-03|2016-06-28|Seagate Technology Llc|Systems and methods for differential message scaling in a decoding process|

US9654144B2|2014-09-30|2017-05-16|Micron Technology, Inc.|Progressive effort decoder architecture|

US10103060B2|2015-06-18|2018-10-16|Globalfoundries Inc.|Test structures for dielectric reliability evaluations|

US10826539B2|2016-05-11|2020-11-03|Idac Holdings, Inc.|Method and system for advanced outer coding|

CN112383314B|2021-01-12|2021-04-06|杭州阿姆科技有限公司|一种基于raid信息的ldpc纠错方法|

法律状态:
2017-07-01| MM4A| Annulment or lapse of patent due to non-payment of fees|

优先权:

申请号 | 申请日 | 专利标题

US13/269,832|US8578241B2|2011-10-10|2011-10-10|Systems and methods for parity sharing data processing|

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